近日，筆者寫到了存儲芯片產業正在經歷的寒冬。其中，DRAM產品歷經全球性的市場價格雪崩，“雪崩”之下，利潤下瀉、庫存堆積，成為橫在DRAM巨頭面前的一項難題。

為避免DRAM芯片再大幅跌價，諸如SK海力士、美光等多家供應商已開始積極減產，預估2023年第一季DRAM價格跌幅可因此收斂至13-18%，但仍不見下行周期的終點。

然而，在市場因素之外，從工藝制程的演進和技術角度來看，DRAM產業似乎也正面臨瓶頸及一系列技術挑戰。

DRAM縮放速度放緩

對DRAM芯片來說，隨著晶體管尺寸越來越小，芯片上集成的晶體管就越多，也就代表一片芯片能實現更高的內存容量。

從DRAM三巨頭工藝尺寸的發展歷程來看，三星、SK海力士、美光在2016-2017年進入1X(16nm-19nm)階段，2018-2019年為1Y(14nm-16nm)，2020年處于1Z(12nm-14nm)時代。后續，行業廠商朝著1α、1β、1γ等技術階段繼續邁進。

目前，各大廠家繼續向10nm逼近，目前最新的1α節點仍處于10+nm階段。

2022年10月，三星在Samsung Foundry Forum 2022活動上公布DRAM技術路線圖，預計2023年進入1β工藝階段，即第五代10nm級別DRAM產品。同年12月，三星開發出首款采用12nm級工藝技術打造的16Gb DDR5 DRAM。

2022年11月，美光將1β DRAM產品送往客戶的產品驗證流水線，率先進入了1β節點，這意味著將DRAM芯片的晶體管工藝又向精密處推進一步，來到了10納米級別的第五代。且正在對下一代1γ工藝進行初步的研發設計。??

DRAM工藝制程演進至10+nm，繼續向10nm逼近。

近日，TechInsights高級技術研究員Jeongdong Choe博士在一場內存網絡研討會中表示，DRAM單元縮小到10nm的設計規則 (D/R) 一直在進行中。主要的DRAM廠商一直在開發下一代，這意味著DRAM單元D/R可能會進一步縮小到個位數納米時代。

然而，從DDR1到DDR5的演變來看，DDR的能耗越來越低，傳輸速度越來越快、存儲容量也越來越大；而從制程工藝的進展來看，早前產品的更新時間大致在3到5年更新一代。在步入20nm以內的制程后，DRAM在制程上的突破進展呈現放緩趨勢。????

尤其是隨著10nm制程的臨近，使其在晶圓上定義電路圖案已經接近基本物理定律的極限。由于工藝完整性、成本、單元泄漏、電容、刷新管理和傳感裕度等方面的挑戰，DRAM存儲單元的縮放正在放緩。

此外，從當前技術看，6F? DRAM單元是存儲行業的設計主流，cell由1T+1C(1晶體管+1電容)構成——這種DRAM單元結構將在未來幾代產品上延續。但如果存儲廠商保持6F2 DRAM單元設計以及1T+1C結構，2027年或2028年10nm D/R將是DRAM的最后一個節點。

因此，DRAM單元微縮還面臨若干挑戰：

圖案化：如何創建越來越密集的圖案。

電容器：從圓柱體演變為柱狀結構，需要對高深寬比進行構圖。

電阻/電容：位線和字線需要提高電阻/電容才能提高訪問速度。

外圍（Peri）晶體管：從含氧化硅的多晶硅柵到高K金屬柵（HKMG）的演變。

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其實早在2021年2月舉行的SPIE高級光刻會議上，應用材料也曾強調DRAM的微縮正在放緩，需要新的解決方案來繼續提高密度。

DRAM制程微縮困境何解？

業界很早就關注到了DRAM存儲在制程微縮上面臨的困境，但即使這樣，存儲巨頭們仍在先進技術上不斷追趕，追求更小的 DRAM 單元尺寸仍然很活躍并且正在進行中。

從先進的DRAM單元設計中可以看到一些創新技術，例如High-k介電材料、HKMG、柱狀電容器工藝等都陸續被應用到先進的DRAM 單元設計中去。

High-k介電材料

高介電常數前驅體（High-k）主要用于45nm及以下半導體制造工藝流程，應用于存儲、邏輯芯片的CVD和ALD沉積成膜技術中，形成集成電路中的電容介質或柵極電介質，解決器件微縮及漏電問題，可減少漏電至傳統工藝的10倍左右，大幅提升良率。

DRAM的技術發展路徑本質是以微縮制程來提高存儲密度，芯片制程越先進，尤其是20nm以下存儲、邏輯芯片制造光刻工藝中最主流的雙重微影技術，驅動氧化硅及氮化硅、High-k、金屬前驅體的單位用量大幅提升。

同時，電容是電容器表面積和介電常數的函數，還與介電材料厚度成反比。因此，增大電容器表面積、增大介電常數以及降低介電材料的厚度是改善電容器的存儲性能的三種方法，而隨著制程微縮，電容的深寬比倍數增加，需要單位價值量更高的High-k材料降低高深寬比刻蝕產生的各種缺陷，延緩工藝向極端深寬比方向發展的步伐。

High-k材料的應用可以延緩 DRAM 采用極端深寬比的步伐，提高器件性能。伴隨 DRAM 技術的進步和芯片制程提升，DRAM 制造過程中需要用到更多 High-k材料，使用High-k材料替代SiO2/SiON作為柵介質能夠大幅減小柵漏電流，在滿足性能和功耗要求的同時允許器件尺寸進一步微縮，達到降低柵漏電流和提高器件可靠性的雙重目的。

據悉，常見的High-K材料包括Al2O3、HfO2、ZrO2、HfZrO4、TiO2、Sc2O3-Y2O3、La2O3、Lu2O3、Nb2O5、Ta2O5等。

DRAM 線寬越細，High-k材料用的越多。未來隨著半導體技術的發展，對High-K材料的需求將攀升。

High-k金屬柵極外圍晶體管（HKMG）工藝

先了解一下DRAM的基本結構，組成DRAM的晶體管有以下幾種：存儲數據的單元晶體管、恢復數據的核心晶體管、涉及控制邏輯和數據輸入／輸出的外圍晶體管。隨著技術的進步，單元晶體管在提高DRAM存儲容量方面取得了一些技術突破。

然而，原來的核心晶體管和外圍晶體管特性越來越不適合DRAM的應用要求，成為了發展瓶頸。

特別是對于外圍晶體管而言，只有實現工藝尺寸的進一步微縮，才能提高性能，在需要快速提高性能的高端產品中尤為如此。因此，需要一種全新的解決方案來克服微縮基于多晶硅柵極／SiON的晶體管時存在的限制。

此時，高k金屬柵極晶體管（HKMG，High-k Metal Gate）工藝就是一個理想方案。

HKMG工藝的最大特點就是介電常數高，HKMG以金屬氧化物作為柵極電介質，與傳統柵極結構相比，可以減少柵極漏電流，降低工作電壓，并提高晶體管可靠性。

以往，HKMG工藝主要用于邏輯芯片，特別是CPU、GPU等處理器。近些年，隨著市場需求的發展，眾多應用場景對內存性能的要求越來越高，DRAM制程工藝演進到了20nm范圍內。此時，高性能與低功耗的矛盾逐漸凸出，而HKMG是解決這一矛盾體的有效方法。

借助HKMG，一層薄薄的高k薄膜可取代晶體管柵極中現有的SiON柵氧化層，以防止泄漏電流和可靠性降低。此外，通過減小厚度，可以實現持續微縮，從而顯著減少泄漏，并改善基于多晶硅/SiON的晶體管的速度特性。不僅可以提高內存速度，還可降低功耗。??

因此，HKMG成為了存儲大廠追逐的焦點。

2021年，三星電子首次將HKMG工藝用于DDR5，并推動了商業化進程。

看到對手在PC、服務器用DRAM上采用了HKMG工藝，SK海力士更進一步，將該工藝用在了對功耗要求更高的移動設備DRAM上。

SK海力士的LPDDR5X DRAM是首款在低功耗應用中使用HKMG成功批量生產的產品，通過大尺度微縮，同時利用全新HKMG晶體管構建塊的優勢，晶體管的性能獲得顯著提升；考慮到HKMG的固有特性和針對HKMG優化的設計方案，可以有效控制泄漏電流，較之Poly/SiON，速度提高33%，功耗降低25%。

但為了將DRAM的多晶硅柵極／SiON轉換為HKMG柵極，也需要對相關工藝進行更改，必須對HKMG材料、工藝和集成流程進行優化，以適合新材料和新工藝。具體來看，要開發出一套復雜的工藝，來解決兼容性、新材料控制、經濟高效的工藝解決方案以及設計與測試優化等問題。

總之，通過將HKMG整合、優化成為適用于DRAM工藝的形式，開發出新平臺，并通過包括試點操作在內的預驗證工藝來確保方案可行，從而實現將HKMG工藝用于DRAM量產。

柱狀電容器

做出DRAM中的晶體管難，做出其中的電容器更難。電容器是兩片導體中夾著一層絕緣材料（電介質），電容的大小正比于導體的面積。在存儲器件小型化的情況下，每一個電容占晶片的面積已經很小了。

但如果制造出的電容太小，電荷就會過早泄露掉，或者讀取時信號太弱而發生錯誤，所以電容必須在垂直方向發展以取得更大的面積。

目前，圓柱型結構是DRAM單元電容器集成化的主流，但SK海力士和三星采用了偽柱狀電容器/單面柱狀電容器結構，其中單元電容器只有外表面為圓柱狀，由此幾年后，DDR5、GDDR7、LPDDR6、HBM3產品將普及到市場。同時，業界還正在探索超薄電容介質、柱狀電容器等技術方法。

除了上述提到的創新技術之外，EUV光刻、3D DRAM、無電容DRAM等技術的發展和出現，也在推動DRAM產業不斷向前。

EUV技術

目前DRAM使用最為成熟的光刻技術是193nm的DUV光刻機，EUV光刻機使用13.5nm 波長，可通過減少光罩次數來進一步壓低成本，提高精度和產能。在工藝制程達到14nm后，采用EUV的經濟性開始顯現，而DUV需使用多重曝光技術才能形成更細線寬的電路，因此成本上處于劣勢。

另一方面，使用EUV設備，可以減少4~5個工序，能夠顯著降低生產成本。此外，可以減少重復雕刻電路工作的多重圖案化工藝，同時提高圖案化精度以提高性能和良率。產品開發周期也可以縮短。 

目前DRAM廠商仍可通過工藝改進使用DUV生產10+nm DRAM，未來 DRAM生產轉向EUV將是必然。在DRAM中引入EUV之后，能帶來多方面的優勢。????

隨著DRAM芯片制程愈發先進，利用EUV光刻邁入到10nm工藝路線已經成為確信的一步。

三星、SK海力士分別于2020年和2021年引入EUV技術來制造DRAM；對比前兩家早早加碼EUV，美光方面則稍晚一些。

據了解，美光另辟蹊徑，采用其先進的多重曝光技術和浸潤式光刻技術，以最高精度在微小面積上形成圖案，縮小器件尺寸從而提供更大容量，成功繞開了其它芯片公司必須使用的EUV光刻機。不過，美光計劃從2024年將EUV納入DRAM開發路線圖，其Fab A3廠將會率先導入EUV設備，為1γ DRAM早日量產做準備。

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DRAM領域聚焦制程迭代，隨著工藝來到10nm及以下，價格高昂的EUV光刻技術開始成為廠商們比拼的關鍵利器。

3D DRAM

EUV光刻機能解決眼下的難題，但面對物理基礎和結構技術的瓶頸，DRAM廠商的長遠命題是材料和架構的突破。

其中，通過遷移到3D來顛覆平面DRAM技術，成為了DRAM廠商解決困境的共識。

DRAM工藝之所以提升越來越難，還需要回歸到它的結構上。DRAM是基于一個晶體管和一個電容器的存儲單元。

其擴展是在一個平面上，將每個存儲單元像拼圖一樣拼接起來。要想提升DRAM工藝，電容器的縮放是一個挑戰。另一個挑戰是電容到數字線的電荷共享，要考慮用多少時間將電荷轉移到數字線上、數字線有多長。

既然在一個平面內塞入更多存儲單元很困難，那么將多個平面疊起來成為新的技術思路。3D DRAM，一種將存儲單元堆疊至邏輯單元上方，以實現在單位晶圓面積上產出更多產量的新型存儲方式。除了晶圓的裸晶產出量增加外，使用3D堆疊技術也能因為可重復使用儲存電容而有效降低 DRAM的單位成本。

當前在存儲器市場，能和DRAM“分庭抗禮”的NAND Flash早在2015年就已步入3D堆疊，并已經朝著200+層堆疊過渡，然而DRAM市場卻仍處于探索階段，為了使3D DRAM能夠早日普及并量產，各大廠商和研究院所也在努力尋找突破技術。

其中，HBM（High Bandwidth Memory，高帶寬存儲器）技術可以說是DRAM從傳統2D向立體3D發展的主要代表產品，開啟了DRAM 3D化道路。

HBM主要是通過硅通孔（TSV）技術進行芯片堆疊，以增加吞吐量并克服單一封裝內帶寬的限制，將數個DRAM裸片垂直堆疊，裸片之間用TVS技術連接。

從技術角度看，HBM充分利用空間、縮小面積，正契合半導體行業小型化、集成化的發展趨勢，并且突破了內存容量與帶寬瓶頸，被視為新一代DRAM解決方案。

寫在最后

面對DRAM市場的蕭條，行業廠商唯有持續研發推出1β、1γ...或更先進制程的DRAM產品，以創新技術在逆境中站穩腳跟。

除了上述提到的High-k介電材料、HKMG、柱狀電容器、EUV技術及3D DRAM之外，研究者們也開始在鐵電材料電容器、無電容DRAM等方面下功夫，試圖借此解決DRAM芯片當前的難題。

總體而言，無論是哪種方法均遵循著兩種路徑，要么是在先進制程上下功夫，要么是在先進封裝上苦心鉆研。兩條路徑相輔相成，缺一不可。